Re: [Q] Delay circuit

Article View: ku.questions

Article #4

From: Katutosi SAKAI
Date: Wed, 04 Dec 1996 00:00

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酒井(A)@casioです。
In article <5810si$ajl@csdsun1.nifs.ac.jp>, hchikara@scchik.nifs.ac.jp 
says...

>1. 遅延したパルスの幅は元のパルス幅とどの程度一致していなければいけないか
>　（単に、元パルスをトリガとして r micro s後に0.5 micro secのパルスを
>　出せば良いのか）
>2. 遅延時間の設定分解能、精度はどの程度要求するか
>
>この条件によっては簡便な回路構成が有りそうです

実験したいだけなら、回路を組まなくても、
ファンクションジェネレータの外部トリガ＋ディレイ出力＋
シングルパルス出力で、実現できるように思います。

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ＣＡＳＩＯ　ＳＶ技術部  酒井a sakai_a@svgw.rd.casio.co.jp 
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Technical Details

Message-ID: <582rvd$1ck@news.casio.co.jp>

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From: sakai_a@svgw.rd.casio.co.jp (Katutosi SAKAI)
Subject: Re: [Q] Delay circuit
Date: 1996/12/04
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